우리는 다음과 같이 n + 또는 p + gaas 기판에 아아 층이있는 n + 또는 p +가 에피의 웨이퍼를 제공합니다.

no1 사양 : p + Gaa 기판에 아아 층이있는 2 인치 p + 가우스 에피.

구조 (아래에서 위로) :

층 0 : 350 um p + 반도체 전도성 기판, e18 도핑, 임의의 도펀트 유형

층 1 : 300 nm p + 반도체 게르마늄 버퍼층, e18 도핑 농도, 모든 도펀트 유형

layer2 : 10 nm 도태되지 않음 (아아 층은 as4 [tetramer가 아닌 as2 [dimer]를 사용하여 성장되어야 함),

층 3 : 2㎛ p + 반도체가 에피 층, e18 도핑 농도, 임의의 도펀트 유형

no2 사양 : n + ga 기판에 아아 층이있는 2 인치 n + 가우스 epi.

구조 (아래에서 위로) :

층 0 : 350 um n + 반도체 전도성 기판, e18 도핑에 의한 Si 도핑

층 1 : 300 nm n + 반도체 게르마늄 버퍼층, e18 도핑 농도를 갖는 Si 도핑

layer2 : 10 nm 도태되지 않음 (아아 층은 as4 [tetramer가 아닌 as2 [dimer]를 사용하여 성장되어야 함),

층 3 : 2um + 반도체 에피 택셜 층, e18 도핑 농도로 Si 도핑

no.3 사양 : 2 인치 가나 - 아아 2 배 장벽 구조 :

1 층 : 접촉, 가스, 캐리어 농도 10e18 cm-3, 100 nm

2 층 : 스페이서,가 스, 도핑되지 않은, 10nm

3 층 : 장벽, 아아, 도핑되지 않은, 2,3 nm

4 층 : 양자 우물, 가우스, 도핑되지 않은, 4,5 nm

5 층 : 장벽, 아아, 도핑되지 않은, 2nm

6 층 : 스페이서,가 스, 도핑되지 않은, 40nm

7 층 : 접촉, 가스, 캐리어 농도 10e18 cm-3, 500 nm

4 번 스펙 : 20nm 도핑되지 않은가 스 / 10nm 아아가 스 s.i. 기판 (드램 없음, 쌈지 없음, 메모리 칩 없음 - 웨이퍼 만).

gaas / alas superlattices의 열전도도 이방성

우리는 과도 열 격자와 시간 영역 열 반사율 기법을 결합하여 동일한 웨이퍼로부터의가 스 / 아아스 초 격자의 이방성 열전도도를 특성화합니다. 과도 격자 기술은 평면 내 열전도도에만 민감하지만 시간 영역 열 반사율은 교차 평면 방향의 열전도도에 민감하므로 얇은 영역에서 이방성 열전도를 특성화하는 것과 관련된 문제를 해결할 수있는 강력한 조합이됩니다 영화. 우리는 가우 스 / 아아스 초 격자의 실험 결과를 1 차 - 원리 계산과 이전의 Si / Ge 측정치와 비교한다. 측정 된 이방성은 계면 산란의 질량 불일치 그림과 인터페이스 혼합을 포함한 밀도 함수 교란 이론의 계산 결과와 일치하는 si / ge sls보다 작다.

출처 : semiconductorwafers.net

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