액상 에피 택시, 분자선 에피 택시 (molecular beam epitaxy), 화학 기상 증착 (chemical vapor deposition, cvd)에 이르는 다양한 흥미 진진한 sic 에피 택셜 성장 방법론이 연구되었다. cvd 성장 기술은 일반적으로 대량 생산에 필요한 에피 층 재현성, 품질 및 처리량을 얻는 가장 유망한 방법으로 받아 들여집니다. 가장 단순한 용어로는 Si 및 C를 분해 및 증착시켜 Si 및 C 함유 가스를 유동시키는 챔버 \"반응기\"내의 실리콘 기판을 가열하여 웨이퍼 상에 에피 층을 성장시킬 수 있고, 잘 통제 된 조건 하에서 단결정으로 주문했다. 통상적 인 SiC 성장 에피 택셜 성장 공정은 0.1 내지 1atm의 압력에서 1400 ℃ 내지 1600 ℃의 기판 성장 온도에서 시간 당 수 마이크로 미터 수준의 성장 속도를 가져온다. 할라이드 기반의 성장 화학을 사용하는 고온 (2000 ° C까지)의 SiC 성장 공정은 벌크 성장에 충분한 것으로 보이는 시간당 수백 마이크로 미터 수준의 높은 sic 에필 레이 레이어 성장 속도를 얻기 위해 개척되고있다 고압 소자에 필요한 매우 두꺼운 에피 택 셜층 이외에도 부울이있다. SiC 성장 온도가 대부분의 다른 반도체에 사용되는 에피 택셜 성장 온도를 상당히 초과한다는 사실에도 불구하고, 다양한 SiC 성장 에피 택셜 성장로 구조가 개발되어 상용화되었다. 예를 들어, 일부 반응기는 반응 웨이퍼의 수평 반응 기체 흐름을 사용하는 반면, 다른 반응 기체는 반응 기체의 수직 흐름에 의존한다. 일부 반응기는 가열 된 \"벽면\"또는 \"벽면\"구성에 의해 둘러싸인 웨이퍼를 가지며 다른 \"냉 벽\"반응기는 원판 웨이퍼 바로 아래에있는 서 셉터만을 가열합니다. 대부분의 반응기는 샘플을 회전시켜 웨이퍼 전체에 걸쳐 에피 층 매개 변수의 높은 균일 성을 보장합니다. 다중 웨이퍼 상에 동시에 에피 층을 성장시킬 수있는 sic cvd 시스템은 반도체 전자 장치 제조를위한보다 높은 웨이퍼 처리량을 가능하게한다.
sic 에피 층의 폴리 타입이 기판의 폴리 타입과 일치하는 호모 에피 택셜 성장은 \"스텝 - 제어 (step-controlled)\"에피 택시에 의해 달성된다. 스텝 제어 에피 택시 (step-controlled epitaxy)는 (0 0 0 1) 기저 평면으로부터 전형적으로 3 ° -8 °의 각도 ( \"틸트 각\"또는 \"오프 액시스 각\"이라 칭함)로 연마 된 웨이퍼 상에 성장하는 에피 층을 기초로한다 결과적으로 원자 단차가있는 표면과 계단 사이에 비교적 길고 평평한 테라스가 생깁니다. 성장 조건이 적절하게 제어되고 단계 사이에 거리가 충분히 짧으면 성장 표면에 충돌하는 Si와 C 흡착 물이 결합하여 결정에 결합하는 단계 라이저로 이동합니다. 따라서 기판의 폴리 타입 스태킹 시퀀스가 성장하는 에피 층에 정확하게 반영 될 수 있도록 측 방향의 \"스텝 플로우 (step-flow)\"성장이 일어난다. 과 같은 비 통상적 인 표면 방향으로 절단 된 웨이퍼 ( ) 과 ( ) 기판으로부터의 단계 흐름을 통해 스태킹 시퀀스 (즉, 폴리 타입)를 상속하는 에피 층을위한 유리한 표면 구조를 제공한다. 단계가 너무 멀리 떨어져있을 때 성장 조건이 적절하게 제어되지 않을 때, (0 0 0 1) 기초면으로부터 1 ° 이내로 연마 된 기판 표면이 불완전하게 준비 될 때 발생할 수있는 것처럼, 성장 adatoms island n 계단에서 대신에 계단의 중간에 ucleate하고 결합하십시오. 표면상의 제어되지 않은 섬 핵 생성 (테라스 핵 형성 (terrace nucleation)이라고도 함)은 품질이 나쁜 3c-sic의 헤테로 에피 텍셜 성장을 유도합니다. 에피 텍셜 성장 중에 3c-sic의 가짜 테라스 핵 생성을 방지하기 위해 대부분의 상용 4h 및 6h 기판을 각각 (0 0 0 1) 기저 평면에서 8 ° 및 3.5 ° 경사각으로 연마합니다. 현재까지 모든 상업용 전자 장치는 이러한 \"오프 액시스 (off-axis)\"준비 (0 0 0 1) c 축 웨이퍼에서 성장하는 호모 에피 택셜 레이어에 의존합니다. 잔류 표면 오염 및 웨이퍼 웨이퍼 절단 및 연마 공정에서 남겨진 결함을 적절하게 제거하는 것은 전위 결함이 적은 고품질의 sic에 필레이어를 얻는 데에도 중요합니다. 에피 택셜 성장 전에 실리콘 웨이퍼 표면을보다 잘 준비하기 위해 사용되는 기술은 건식 에칭에서 화학 기계적 연마 (cmp)에 이른다. 에피 층 성장의 개시에 대비하여 성장 챔버 내에서 웨이퍼가 가열됨에 따라, 표면 오염 및 결함을 추가로 제거하기 위해 고온 in-situ 사전 성장 가스 에칭 (일반적으로 h2 및 / 또는 hcl 사용)이 통상적으로 수행된다. 최적화 된 예비 성장 처리가 기판 경사각이 (0 0 0 1) 기저 평면으로부터 축으로부터 벗어나 \u003c0.1 °로 감소되는 경우에도 고품질 동종 박막의 스텝 - 플로우 성장을 가능하게한다는 것을 주목할 필요가있다. 이 경우, 축 방향 스크류 전위는 \u003c0 0 1\u003e 방향으로 에피 층을 성장 시키는데 필요한 단계의 연속 나선형 템플레이트를 제공하는데 필요하다. 기판의 6 각형 폴리 타입을 유지하면서,...
cvd 에피 택셜 성장 동안의 인 시츄 도핑은 주로 p 형 에피 층을위한 n 형 및 알루미늄 (일반적으로 트리메틸 또는 트리 에틸 알루미늄)에 질소 (통상적으로)를 도입함으로써 달성된다. 인 및 붕소와 같은 일부 대체 도펀트가 또한 각각 n- 및 p- 형 에피 층에 대해 조사되었다. 에피 층 도핑의 일부 변화는 도펀트 가스의 흐름을 변화시킴으로써 엄격하게 수행 될 수 있지만, 사이트 경쟁 도핑 방법론은보다 넓은 범위의 도핑 (sic) 도핑을 가능하게한다. 또한, 현장 경쟁으로 인해 적당한 에피 층 도핑이보다 신뢰성 있고 반복 가능하게되었습니다. 사이트 경쟁 도펀트 제어 기술은 많은 도판 트가 우선적으로 Si 격자 사이트 또는 C 격자 사이트 중 하나에 통합된다는 사실에 기초한다. 예를 들어, 질소는 우선적으로 탄소 원자가 통상적으로 점유하는 격자 사이트에 편입된다. 탄소 풍부 조건 하에서 에픽 택 성장시킴으로써, cvd 시스템에 존재하는 질소의 대부분 (잔류 오염 물질이든 또는 의도적으로 도입 되든)은 성장하는 결정으로의 통합으로부터 배제 될 수있다. 반대로, 탄소가 결핍 된 환경에서 성장시킴으로써, 질소의 혼입은 오믹 접촉을 위해 매우 과도하게 도핑 된 에피 층을 형성하도록 향상 될 수있다. 질소와 반대되는 알루미늄은 SiC의 Si 사이트를 선호하고, 다른 도펀트는 결정 성장 중에 Si / C 비율을 적절히 변화시킴으로써 사이트 경쟁을 통해 또한 제어된다. sic epilayer 도핑은 9 × ~ 1 배 연구자들은 n- 타입 및 p- 타입 도핑에 대해이 범위보다 크고 작은 10 배 이상의 도핑을 얻는다고보고했다. 웨이퍼의 표면 배향은 또한 에피 층 성장 중에 도핑 정합의 효율성에 영향을 미친다. 이 글을 쓰는 시점에서 소비자가 자신의 디바이스 어플리케이션 요구 사항을 충족시키기 위해 지정 및 구매할 수있는 에피 레이어는 두께 및 도핑 공차가 각각 ± 25 % 및 ± 50 %입니다. 그러나, 대량 생산 장치에 사용되는 일부 sic 에피 층은 도핑 및 두께에서 5 % 미만의 변화를 나타내는 훨씬 더 최적화되어있다.
표 5.2는 현재 상업용 4 시간 및 6 시간 웨이퍼 및 에피 레이어에서 발견 된 주요 알려진 결함을 요약합니다. 소자의 활성 영역이 에피 층에 존재하기 때문에 에피 층 결함의 내용은 소자 성능에 가장 중요한 요소임이 분명하다. 그러나, 표 5.2에 의해 입증 된 바와 같이, 대부분의 에피 층 결함은 에피 층 증착 이전에 기저 기판에서 발견 된 전위에 기인한다. 특정 장치에 대한 이러한 결함 중 일부의 전기적 영향에 대한 자세한 내용은 5.6 절에서 나중에 설명합니다. micropipe 결함은 가장 명백하고 파괴적인 \"device-killer\"결함으로 간주된다. micropipe는 sic 웨이퍼와 epilayer에서 중공 코어 (마이크로 미터 정도의 직경)를 갖는 축 방향 스크류 전위이다. 연마 된 c 축 웨이퍼 표면에 수직 인 결정 학적 c 축과 대략 평행하다. 이러한 결함은 x- 선 토포 그래피 또는 광학 교차 편광기를 사용하여 관찰 할 수있는 주변 결정에 상당한 국부적 변형을 부여한다. 10 년 동안 재료 공급 업체들에 의한 실질적인 노력으로 약 100 배의 마이크로 웨이브 마이크로 파이프 밀도를 줄였으며 마이크로 파이프가 전혀없는 일부 부스가 입증되었습니다. 또한, (중공 - 코어 축 방향 전위를 다중 폐쇄 - 코어 전위로 효과적으로 해리시키는) 기판 마이크로 파이프를 폐쇄하기위한 에피 택셜 성장 기술이 개발되었다. 그러나,이 접근법은 높은 전기장에서 동작하는 상용 전원 장치에 대한 요구되는 전자 신뢰성 요구를 아직 충족시키지 못했다. 마이크로 파이프 \"디바이스 킬러 (device-killer)\"결함이 거의 제거되었지만 상업용 4h 및 6hs 웨이퍼 및 에필 레이는 여전히 매우 높은 밀도 (\u003e 10,000 , 표 5.2에 요약되어있다). 이러한 잔류 전위는 현재 재료 공급 업체 사양서에 명시되어 있지 않지만 일부 (특히 높은 전기장) 전자 장치의 재현성 및 상용화를 방해하는 다양한 부적절한 장치 동작에 대한 책임이 있다고 생각됩니다. 폐쇄 코어 축 방향 스크류 전위 결함은 마이크로 파이프와 구조 및 변형 특성이 비슷하지만, 햄버거 벡터가 더 작아 코어가 중공 공극이 아닌 고체가된다는 점을 제외하면 마이크로 파이프와 유사합니다. 표 5.2에서 볼 수 있듯이, 기저 평면 결함 및 스레딩 에지 전위 결함은 상업용 웨이퍼에서도 많이 존재한다. 5.6.4.1.2 절에서 논의되는 바와 같이 기저 평면 전위 결함으로부터 시작된 적층 결함의 확장에 기인 한 4 차 전자 소자의 열화는 양극성 전력 소자의 상용화를 저해했다. 비슷한 스태킹 결함 확장은 도핑 된 4 시간 실리콘 에피 층이 열 산화 공정 (~ 1150 ℃)에 약간의 영향을받는 경우에도보고되었다. 기저 평면 전위를 스레딩 - 에지 전위로 변환시키는 에피 텍셜 성장 기술이 최근에보고되었지만, 하이 - 필드 필드 장치의 성능 및 신뢰성에 대한 스레딩 - 에지 전위의 전기적 충격은 완전히 확인되어야한다. 현재의 상업용 에피 레이어 (epicayers)가 아직도 인공물 처리 및 성능에 영향을 미칠 수있는 \"당근 결점 (carrot defects)\"과 같은 바람직하지 않은 표면 형태 학적 특징을 포함하고 있음을 주목하는 것도 중요합니다. 흥미 진진한 초기 돌파구에서 일본 연구원 팀은 2004 년에 직경 3 인치의 프로토 타입 4 시간 웨이퍼에서 전위 밀도를 100 배 감소시킨 것으로보고했습니다. 이 \"다중 a-face\"성장 기술이 제공하는 실리콘 웨이퍼 품질이 크게 향상되면서 전자 (특히 고전력) 장치 기능에 매우 유익하다는 것을 증명해야하지만,이 글에서 중요한 점은 따라서 비싸지 만) 상업적으로 실행 가능한 양산 용 웨이퍼 및 장치가 생겨날 것입니다....
sic 전자 장치의 개발 및 생산 비용을 최소화하기 위해, sic 장치 제조가 기존 실리콘 및 가우스 웨이퍼 처리 인프라를 최대한 활용하는 것이 중요합니다. 이 섹션에서 논의 될 바와 같이, 단면 웨이퍼로부터 시작하는 반도체 전자 장치를 제조하는 데 필요한 대부분의 단계는 다소 수정 된 상용 실리콘 전자 공정 및 제조 툴을 사용하여 달성 될 수있다.
제 4 장에서 논의 된 바와 같이, 4h 및 6h-sic은 양산 된 웨이퍼 형태로 상업적으로 이용 가능한 반도체 장치 품질의 훨씬 우수한 형태이다. 따라서이 절의 나머지 부분에서는 4h 및 6h 식 장치 처리 방법 만 명시 적으로 고려할 것입니다. 그러나이 섹션에서 논의 된 대부분의 처리 방법은 모든 처리 온도를 유지해야하는 실리콘 기판 상에 여전히 존재하는 3c- 실리콘 층의 경우를 제외하고는 다른 폴리 유형의 실리콘에도 적용 가능하다는 점에 유의해야한다 실리콘의 용융 온도 (~ 1400 ° C)보다 훨씬 낮습니다. 6h-sic (표 5.1)과 비교하여 4h-sic의 실질적으로 더 높은 캐리어 이동성과 더 낮은 도펀트 이온화 에너지는 다른 모든 장치 처리, 성능 및 비용이 제공된다면 대부분의 Sic 전자 장치에서 선택되는 polytype이되어야한다고 일반적으로 인정된다 관련 이슈는 두 폴리 유형간에 대략 동일하게 나타납니다. 또한, 6 시간 간격으로 결정 학적 c 축에 평행 한 전도를 저하시키는 고유의 이동성 이방성은 특히 수직 전력 장치 구성 (섹션 5.6.4 절)에서 4 시간을 선호한다. p 형 억 셉터 도펀트의 이온화 에너지가 n 형 도너보다 훨씬 더 깊기 때문에, n 형 실리콘 기판에 대해 p 형 기판보다 훨씬 높은 전도성을 얻을 수있다.
대부분의 실리콘 도판 트의 확산 계수가 (1800 ° C에서) 무시할 정도로 작다는 사실은 디바이스가 동작 할 때 도펀트가 바람직하지 않게 확산되지 않기 때문에 디바이스 접합 안정성을 유지한다. 고온에서 장기간. 불행하게도,이 특성은 또한 크게 (극단적 인 b를 제외하고) 온도)는 종래의 도펀트 확산의 사용을 배제하고, 매우 유용한 기술이다 실리콘 마이크로 일렉트로닉스 제조에서 패턴 화 된 도핑 용으로 사용된다. 측 방향으로 패터닝 된 도핑은 이온 주입에 의해 수행된다. 이것은 다소 깊이를 제한한다. 대부분의 도펀트는 종래의 도펀트 및 주입을 사용하여 \u003c1㎛로 통상적으로 주입 될 수있다 장비. 실리콘 공정과 비교할 때, SiC 이온 주입은 훨씬 높은 열 예산이 필요합니다 수용 가능한 도펀트 주입 전기적 활성화를 달성한다. 이온 주입 공정 요약 다양한 도판 트에 대한 내용은에서 찾을 수 있습니다. 이 과정의 대부분은 패턴 화 된 (때로는 고온) 온도를 사용하여 실온 내지 800 ℃의 온도 범위에서, 마스킹 재료. 주입하는 동안 상승 된 온도는 일부 격자 자기 치유를 촉진한다. 치환 된 실리콘 및 탄소 원자의 손상 및 분리가 일어나지 않도록 임플란트 과도한, 특히 오믹 접촉 형성에 종종 사용되는 고용량의 임플란트에서. 공동 주입 도펀트가 함유 된 탄소의 전기 전도성을 향상시키는 수단으로 연구되어왔다. 고농도로 도핑 된 주입 층. 주입 후에, 패터닝 마스크는 벗겨지고 더 높은 온도 (약 1200 내지 1800 ℃) 어닐링은 도펀트 이온의 최대 전기적 활성화를 달성하기 위해 수행된다. 최종 어닐링 이온 주입 층으로부터 원하는 전기적 특성을 얻기 위해서는 조건이 중요하다. 더 높은 곳에 임플란트 어닐링 온도에서, 표면 표면 형태는 심각하게 저하 될 수있다. 승화 에칭은 주로 결정 표면으로부터 실리콘의 손실, 실리콘 과압의 어닐링 고온 어닐링 동안 표면 열화를 감소 시키는데 사용될 수있다. 그러한 과압은 밀봉 된 뚜껑을 닫은 채로 도가니를 사용하는 것과 같은 근접한 고체 소스 및 / 또는 웨이퍼 근처의 sic 파우더, 또는 실란 함유 분위기에서의 어닐링에 의해 형성 될 수있다. 유사하게, 강건한 AlN 및 흑연과 같은 캡 핑층은 또한 표면을보다 잘 보존 할 때 효과적임이 입증되었다 고온 이온 주입 어닐링 동안에 형태학. 다수의 연구에 의해 입증 된 바와 같이, 4 시간 동안 도프 된 전기적 특성 및 결함 구조 이온 주입 및 어닐링에 의한 에피 택셜 성장은 일반적으로 에피 택셜 성장. 자연적으로 인공 격자에 부과 된 손상은 대략적으로 주입 선량에 비례한다. 조차 적절한 전기 도펀트 활성화가 달성되었지만, 열 어닐링 공정 현재까지 개발 된 모든 문제는 철저히 수리 할 수 없었습니다. 고 도즈 이온 주입에 의한 결정 격자 (예 : 고 도핑 된 층을 형성하기 위해 자주 사용되는 것) 오믹 접촉 형성 준비, 5.5.3 절). 고도의 열화 된 결정 품질 주입 된 SiC 층은 캐리어 이동도 및 소수 캐리어 수명을 저하시키는 것으로 관찰되었으며, 이로 인해 일부 장치의 전기 성능이 크게 저하됩니다. ...까지 이온 주입 된 도핑에 대한 더 큰 개선이 개발되고, 소자 디바이스 디자인은 인공 임플란트 된 레이어와 관련된 비 이상 행동을 설명합니다....
모든 유용한 반도체 전자 장치는 각 장치 내외부의 전도성 신호 경로뿐만 아니라 동일한 칩상의 장치와 외부 회로에 신호를 전달하는 전도성 상호 연결 칩 외부에있는 요소. Sic 자체는 이론적으로 환상적인 전기적 동작이 가능합니다. 극한 조건 (5.3 절)에서 그러한 기능은 접촉 및 상호 연결 없이는 쓸모가 없다 같은 조건에서 작동 할 수도 있습니다. 내구성과 신뢰성 금속 - 반도체 접촉 및 상호 연결은 동작을 제한하는 주된 요인 중 하나이다 sic 전자 장치의 고온 한계. 유사하게, 고 고전력 소자 접촉 및 금속 화 결코 발생하지 않은 높은 온도 및 높은 전류 밀도 스트레스를 견뎌야합니다. 실리콘 파워 일렉트로닉스 경험 금속 - 반도체 접촉 형성의 주제는 매우 중요한 기술적 인 영역이다 여기에 자세하게 설명되어 있습니다. 금속 - 반도체 접촉에 관한 일반적인 배경 논의 물리학 및 형성과 관련하여 독자는 참고 문헌 15 및 104에 제시된 서술을 참조해야합니다. 참조 문헌은 주로 기존의 좁은 밴드 갭 반도체에 대한 오믹 접촉을 논의한다. 실리콘 및가 스. 금속 - 반도체 접촉 기술의 특정 개요는에서 찾을 수 있습니다. 참고 문헌 105-110. 참고 문헌 105-110에서 논의 되었 듯이, sic의 유사점과 약간의 차이점 (예를 들어, 실리콘,가 스)에 대한 접촉, 접촉 및 접촉을 포함한다. 그만큼 narrow-bandgap 접점에 존재하는 동일한 기본 물리 및 현재 전송 메커니즘 (fermi-pinning), 열 이온 방출 (thermionic emission) 및 터널링 (tunneling)과 같은 전자 기상 현상은 또한 접촉에 적용된다. 넓은 밴드 갭의 자연스러운 결과는보다 효과적인 쇼트 키 장벽 높이이다. 좁은 밴드 갭 오믹 접촉 물리학과 유사하게, 미세 구조 및 화학적 상태 금속 - 금속 계면은 전기적 특성을 접촉하는 데 중요합니다. 따라서, 프리 메탈 - 증착 표면 처리, 금속 침착 공정, 금속 선택 및 퇴적 후 어닐링 수 있습니다 모두 금속성 접촉의 결과 성능에 큰 영향을 미친다. 화학적 성질이 출발 표면은 표면의 극성에 강하게 의존한다. 동일한 접촉 프로세스가 실리콘 페이스 표면에 적용될 때 상당히 다른 결과 대 탄소 표면.
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