III–V 반도체(예: GaAs 및 GaN)와 SOI(silicon-on-insulator)-CMOS를 200mm Si 기판에 통합하는 것이 시연됩니다. SOI-CMOS 도너 웨이퍼는 Si 핸들 웨이퍼에 일시적으로 접합되고 얇아 집니다. 그런 다음 두 번째 GaAs/Ge/Si 기판이 SOI-CMOS 포함 핸들 웨이퍼에 결합됩니다. 그 후, GaAs/Ge/Si 기판으로부터 Si를 제거한다. 그런 다음 GaN/Si 기판을 SOI-GaAs/Ge 함유 핸들 웨이퍼에 접합합니다. 마지막으로, Si 기판 위에 SOI-GaAs/Ge/GaN/Si 하이브리드 구조를 구현하기 위해 핸들 웨이퍼가 출시됩니다. 이 방법을 통해 사용되는 재료의 기능을 단일 Si 플랫폼에 결합할 수 있습니다. 출처:IOP과학 자세한 내용은 당사 웹사이트 www.semiconductorwafers.net을 방문하십시오 . sales@powerwaywafer.com 또는 powerwaymaterial@gmail.com 으로 이메일을 보내주십시오.
결정 완성도가 높은 고도로 도핑된 p-3C–SiC 층은 진공에서 승화 에피택시에 의해 성장되었습니다. 캐리어 농도의 광발광 스펙트럼 및 온도 의존성의 분석은 ~ E V + 0.25 eV 및 EV + 0.06-0.07 eV 에서 적어도 두 가지 유형의 억셉터 중심이 연구된 샘플에 존재한다는 것을 보여줍니다. 이러한 종류의 층이 3C–SiC 장치에서 p-이미터로 사용될 수 있다는 결론에 도달했습니다. 출처:IOP과학 자세한 내용은 당사 웹사이트 www.semiconductorwafers.net을 방문하십시오 . sales@powerwaywafer.com 또는 powerwaymaterial@gmail.com 으로 이메일을 보내주십시오.
우리는 470~950nm 범위의 다양한 파장의 일련의 발광 다이오드에 노출되는 동안 CdZnTe 반도체 결정의 전류 변화를 보고합니다. 조명 효과의 시간 의존성과 함께 조명이 있거나 없는 하나의 CdZnTe 결정 의 정상 상태 전류의 변화가 논의됩니다. 광 여기 동안 및 이후에 디트래핑 및 과도 벌크 전류를 분석하면 결정 내 전하 트랩의 동작 에 대한 통찰력을 얻을 수 있습니다. 전체 조명 효과가 결정에 의존하지 않음을 시사하는 두 번째 CdZnTe 결정의 조명에 대해서도 유사한 거동이 관찰됩니다. 출처:IOP과학 자세한 내용은 당사 웹사이트 www.semiconductorwafers.net을 방문하십시오 . sales@powerwaywafer.com 또는 powerwaymaterial@gmail.com 으로 이메일을 보내주십시오.
p-GaAs 및 n-Si, p-GaAs 및 n-Si[둘 다 ITO(인듐 주석 산화물) 표면층이 있는] 및 n과 같이 격자 상수가 다른 재료로 만든 실온 접합 웨이퍼의 전기적 특성 -GaN 및 p-GaAs가 조사되었습니다. 결합된 p-GaAs//n-Si 샘플은 2.8 × 10 -1 Ω cm 2 의 전기적 계면 저항을 나타내었고 ohmic-like 특성을 보였다. 대조적으로 결합된 p-GaAs/ITO//ITO/n-Si 샘플은 Schottky-like 특성을 보였다. 본딩된 n-GaN//p-GaAs 웨이퍼 샘플은 2.7Ω cm 2 의 인터페이스 저항으로 오믹 유사 특성을 나타냈다 . 우리가 아는 한, 이것은 전기 저항이 낮은 결합된 GaN//GaAs 웨이퍼의 첫 번째 보고된 사례입니다. 출처:IOP과학 자세한 내용은 당사 웹사이트 www.semiconductorwafers.net을 방문하십시오 . sales@powerwaywafer.com 또는 powerwaymaterial@gmail.com 으로 이메일을 보내주십시오.
Bi 2 Se 3 의 a 축 격자 파라미터는 InP (1 1 1) 표면의 격자 주기성과 거의 동일하다. 우리는 결과적으로 InP(111)B 기판에서 고온 벽 에피택시 성장에서 현저하게 매끄러운 Bi 2 Se 3 (0 0 0 1) 층을 얻습니다. 격자 일치 주기성은 (0 0 1) 표면의 [1 1 0] 및 [ ] 방향에서 보존됩니다. InP(0 0 1) 기판에서 성장된 Bi 2 Se 3 층은 Bi 2 Se 3 의 [ ] 방향이 두 방향 중 하나로 정렬됨에 따라 12배 면내 대칭을 나타낸다 . (111)-배향된 InP 기판이s가 기울어지면 Bi 2 Se 3 (0 0 0 1) 층은 높이가 ~50 nm인 계단을 발달시키는 것으로 밝혀졌습니다. 성장 표면에 대한 Bi 2 Se 3 [0 0 0 1] 축의 기울기는 계단 생성을 담당합니다. 따라서 반 데르 발스 성장보다는 에피택시 성장이 일어나는 것으로 입증됩니다. 위상 절연체의 표면 상태에 미치는 영향을 지적합니다. 출처:IOP과학 자세한 내용은 당사 웹사이트 www.semiconductorwafers.net을 방문하십시오 . sales@powerwaywafer.com 또는 powerwaymaterial@gmail.com 으로 이메일을 보내주십시오.
우리는 계면 부적합 전위 배열을 사용하여 GaAs 기판에서 성장한 nBn 설계를 사용한 유형 II InAs/GaSb 변형층 초격자 (SLS) 광 검출기 (77K에서 λ_{\rm cut\hbox{-}off} ~4.3 μm)에 대해 보고합니다. 활성 영역에서 스레딩 전위를 최소화합니다. 적용된 바이어스의 77K 및 0.1V에서 암전류 밀도는 6 × 10-4A cm-2이고 최대 비검출도 D*는 1.2 × 1011 Jones(0V에서)로 추정되었습니다. 293K에서 제로 바이어스 D*는 GaSb 기판에서 성장한 nBn InAs/GaSb SLS 검출기에 필적하는 ~109 Jones인 것으로 밝혀 졌습니다 . 출처:IOP과학 자세한 내용은 당사 웹사이트 www.semiconductorwafers.net을 방문하십시오 . sales@powerwaywafer.com 또는 powerwaymaterial@gmail.com 으로 이메일을 보내주십시오.
직접 웨이퍼 본딩 공정은 혁신적인 적층 구조를 달성하기 위해 점점 더 많이 사용되고 있습니다. 그들 중 다수는 이미 산업용 애플리케이션에 구현되었습니다. 이 기사에서는 직접 결합 메커니즘, 최근에 개발된 프로세스 및 추세를 살펴봅니다. 균질 및 이종 결합 구조는 다양한 재료로 성공적으로 달성되었습니다. 활성, 절연 또는 전도성 재료가 광범위하게 조사되었습니다. 이 기사에서는 Si 및 SiO2 직접 웨이퍼 본딩 프로세스 및 메커니즘, 실리콘 온 절연체 유형 본딩, 다양한 재료 적층 및 장치 전송에 대한 개요를 제공합니다 . 직접 결합은 마이크로 전자 공학, 마이크로 기술 , 센서, MEM, 광학 장치,생명 공학 및 3D 통합. 출처:IOP과학 자세한 내용은 당사 웹사이트 www.semiconductorwafers.net을 방문하십시오 . sales@powerwaywafer.com 또는 powerwaymaterial@gmail.com 으로 이메일을 보내주십시오.
탄소(C) 및 붕소(B) 순차 주입을 사용하는 새로운 주입 기술을 사용하여 평면 실리콘 카바이드(SiC) 에피 채널 전계 효과 트랜지스터 ( ECFET) 의 p-베이스 영역에서 B 측면 및 수직 확산을 제어합니다. ). 현재의 딥 레벨 과도 분광법 측정은 B 강화 확산과 C 및 B 순차 주입에 의해 도입된 전기적 활성 결함 사이의 상호 상관관계를 확립하기 위해 수행되었습니다. 4H-SiC 에서 B 확산과 동일한 비율(C:B=10:1)에 대해 깊은 결함 레벨의 형성이 완전히 억제됨을 발견했습니다.. 실험적으로 관찰된 B 강화 확산을 설명하기 위해 D 센터의 형성과 관련된 확산 메커니즘이 제안되었습니다. 접합 전계 효과 트랜지스터(JFET ) 핀치 효과 를 억제하는 C 및 B 주입 기술의 효과는 약 3마이크로미터 이 새로운 확산 방지 주입 기술은 SiC 고전력 장치 애플리케이션을 위한 단위 셀 피치 감소를 통해 더 큰 패킹 밀도를 위한 문을 엽니다. 출처:IOP과학 자세한 내용은 당사 웹사이트 www.semiconductorwafers.net을 방문하십시오 . sales@powerwaywafer.com 또는 powerwaymaterial@gmail.com 으로 이메일을 보내주십시오.
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